Verilog 源代码

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gate…

收录资源 500 份全站深度检索

共匹配 500 份工程资源 · 第 44 / 50 页

源码文件

{F:/verilog experiment/8051core-Verilog/Reg4.v} {1 {vlog -work work -novopt {F:/verilog experiment/8051core-Verilog/Reg4.v} Model…

源码文件

m255 13 cModel Technology dF:\verilog experiment\add_4 vall Iz57S4H0UmUX=a=Y72_8]R3 Vj_GPaN2n8KSc332[`838PHU[R0FfE1 OE;L;6.1f;31 r…

源码文件

源码文件

Host command: /export/home/cad/LDV41/tools/verilog/bin/verilog.exe Command arguments: CPU.v alu.v test_cpu.v IO.v …

源码文件

NAME Verilog-Perl - Overview of Verilog language packages for Perl DESCRIPTION The Verilog-Perl distribution provides P…

源码文件

// DESCRIPTION: Verilog-Perl: Example Verilog for testing package // This file ONLY is placed into the Public Domain, for any use,…

源码文件

// DESCRIPTION: Verilog-Perl: Example Verilog for testing package // This file ONLY is placed into the Public Domain, for any use,…

源码文件

verilog work "212bianmaqi.v"

源码文件

verilog work "ICX229.v"

源码文件

verilog work "VSP2232.v"