基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
标签： FPGA 数字锁相环
上传时间： 2013-12-25
上传用户：dyctj
异步串行通信Uart接口设计，VERILOG HDL程序，嵌入式必备哦
标签： Uart 异步串行通信 接口设计
上传时间： 2016-06-23
上传用户：qb1993225
SD卡读取音频数据，由VGA显示。VERILOG HDL语言编写，适用DE2实验箱
标签： SD卡 读取 音频数据
上传用户：xuanchangri
介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、VERILOG HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。
标签： 硬件 控制 数据采集系统 自动
上传时间： 2016-07-01
上传用户：czl10052678
ＦＰＧＡ实现全数字锁相环，利用硬件描述评议VERILOG HDL，顶层文件ＤＰＬＬ．Ｖ
标签： 全数字 锁相环
上传时间： 2014-01-09
上传用户：1159797854
CAN总线IPCORE，采用VERILOG HDL语言实现。
标签： IPCORE CAN 总线
上传用户：ve3344
这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是VERILOG HDL语言
标签： CPLD MAX 245 USB
上传时间： 2014-01-01
上传用户：lingzhichao
HDLC控制接收数据开始标志7E和去零模块，用于FPGA与E1相接，VERILOG HDL语言编写
标签： HDLC 控制 接收 数据
上传时间： 2016-08-17
上传用户：xauthu
(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用VERILOG HDL语言，在Modelsim平台下仿真通过
标签： 卷积 编解码器
上传时间： 2013-12-17
上传用户：hphh
基于FPGA的电子密码锁的设计，内有VERILOG HDL源码和各仿真图像
标签： FPGA 电子密码锁
上传时间： 2016-09-06
上传用户：chens000
