硬件求解平方根源代码加密 (硬件求解平方根的，将license添加到原有的MaxplusII或QuartusII的license中就可以直接使用，但源代码加密。altera提供 )
上传时间： 2014-01-04
上传用户：qunquan
增强型8051的VHDL源代码，两个周期执行一条指令，仿真工具为Modelsim，开发板为Altera的EP1C20开发板
上传时间： 2013-12-31
上传用户：佳期如梦
课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL
上传时间： 2013-12-21
上传用户：1583060504
采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现 选取6MHz为基准频率，演奏的是梁祝乐曲
上传时间： 2015-04-11
上传用户：chongcongying
a8259 可编程中断控制 经过官方认证，altera提供
上传时间： 2014-12-21
上传用户：asdfasdfd
USB-BLASTER原理图，用于Altera可编程芯片的下载
标签： USB-BLASTER 原理图
上传时间： 2014-01-21
上传用户：牧羊人8920
跑马灯设计，主要基于altera FPGA平台设计。解压无需密码。
标签： 跑马灯
上传时间： 2015-07-05
上传用户：邶刖
高清电视HDTV信号发生器，576P逐行，VHDL语言，ALTERA的Quartus II开发平台
上传时间： 2015-07-06
上传用户：yph853211
这是一个用VHDL语言编写的并口转串口程序，在altera开发系统下验证通过，运用于开发板与计算机之间的通信，源程序可以提供参考
上传时间： 2014-12-21
上传用户：cylnpy
关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing circuits in FPGAs, where each pipeline stage is limited to a single FPGA logic element (LE). The architecture and VHDL design of a parameterized integer array multiplier is presented and also an IEEE 754 compliant 32-bit floating-point multiplier. We show how to write VHDL cells that implement such approach, and how the array multiplier architecture was adapted. Synthesis and simulation were performed for Altera Apex20KE devices, although the VHDL code should be portable to other devices. For this family, a 16 bit integer multiplier achieves a frequency of 266MHz, while the floating point unit reaches 235MHz, performing 235 MFLOPS in an FPGA. Additional cells are inserted to synchronize data, what imposes significant area penalties. This and other considerations to apply the technique in real designs are also addressed.
标签： investigates implementing pipelines circuits
上传时间： 2015-07-26
上传用户：CHINA526
