ad9280_9708 ADDA模块硬件资料+PDF原理图+AD、PADS、CADENCE3中格式原理图库PCB封装库文件:原理图库：Library Component Count : 41Name Description----------------------------------------------------------------------------------------------------AD8065ARTAD9280ARSZRL AD9708ARUZB5S_0 C1608CT2012_0 CT2012_0_1INDUCTOR INDUCTOR_1 LED_0 LED GRN SGL 25MA 0603LQH32C_0 LQH32C_0_1 MC34063AD 1.5-A PEAK BOOST/BUCK/INVERTING SWITCHING REGULATORS, -40 to 85℃RES_ADJ_0 Single Turn Top Adjust, 3362PTL072 TLV1117-33 IC REG LDO 3.3V 1A SOT223ZDIODE_0 DIODE ZNR -- 0.2W 5.1V AEC-Q101 SOD523PCB封装库：Component Count : 17Component Name-----------------------------------------------3386P-1C0603DIP-2X20_2P54EC6P3L0603L1210L7373LED0603R0603R2512SMASMA_THVT_312X312SOP8SOT23-5SOT223SSOP28_0R65_10R2X7R8TSSOP28_0R65_9R7X4R4
上传时间： 2021-12-04
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FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
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基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
MICRO HDMI TF卡 USBTYPE-C USB-侧立式 摄像头FPC-24P OLED屏模块AD集成库（原理图库+3D封装库），）.IntLib后缀文件，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，已验证使用，可以直接应用到你的项目开发。器件列表：ANT-Rainsun-AP5120AZ1045-04F BSN20BKR N-Channel 60 V 2.8 Ohm 310 mW 0.49 nC Surface Mount Trench MosFet - SOT-23ButtonTACT_3x4x2_180ButtonCP2102 USB转TTLESD-0402 ESDHDR2x4_2.54 HeaderLED_0402 LEDLM4871LP2992 LDOMIC Micro-HDMI Conn Micro HDMI RCP 19 POS 0.4mm Solder RA SMD 19 Terminal 1 Port Micro HDMI Embossed T/RNL27WZU04DF OLED-6432 显示屏OV2640 Header, 24-PinQuantum-Quark-Core RJ45座 RJ45座RT9011 TF卡座 8脚自弹USB-Type-C-TOP USB-WiFi-ANTUSB-侧立式 USB A Skt, Upright/Flag, R/A GF, W/kinked shell stake, tray电容-0402 Capacitor电容-0603 Capacitor电阻-0402 Resistor二极管-5B5817WS 40V晶振-4Pin-无源 2520无源选择跳线 Resistor
上传时间： 2022-01-09
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STC8H STC8G STC8A STC15W STC15F 系列原理图PCB器件封装库文件。包含了 STC15 系列和 STC8A、8F、8G、8H 系列 MCU 的电路图符号 库和 pcb 封装库。提供 protel/altium designer、pads/powerpcb 和 orcad capture 格式Protel/Altim designer： 库文件是用 Altium designer 20.1.10 build 176 版制作的，同时另存为 4.0 和 5.0 版 本；用 protel99se 打开 4.0 版本后再另存为 3.0 版本。以便低版本的 altium 软件可以打 开或者导入，如 protel 99se。同样更高版本的 altium designer 请尝试直接打开或者导入。 尽管 3.0 版本的 PCB 库文件已经是用 protel99se 另存为得到的，但是反过来打开 3.0 版本的库还是可能偶尔出错，原因不明。建议直接打开 4.0 版本（protel99 所用的版本） 的库文件。 Pads/powerpcb： 库文件是用 pads 9.5 版制作的，如果使用不同版本的软件，请尝试导入 txt 和 asc 文件。电路图导出的文件是 3.0 格式的 txt 文件；pcb 封装导出的是 powerpcb2005.2 版本 的 asc 文件。其他版本的 pads 软件可以导入 txt（电路图）和 asc（pcb 板图）文件后， 选中全部器件，然后另存为库文件即可。 用 powerpcb5.0 实测可行。 Orcad capture： 用 orcad capture 16.3 版制作的，只提供电路图符号库文件。2020.05.30 Version：1.0 1、修改了 protel/Altium designer 中 DFN8 封装的焊盘为多层的问题，改为 top 层。 2、调整了 protel/Altium designer 的 pcb 封装中心位置，统一为 pin 1。 3、修复了 pads/powerPCB 中 STC15W10x 和 STC15W201Sx 系列电路图符号不能 显示的问题。 4、pads/powerPCB 的电路图和 PCB 库不再提供导出文件*.ld，*.ln 等文件，改为包 含所有符号的电路图文件和所有封装的 PCB 电路板文件，并导出为低版本的 *.txt(电路图)和*.asc(电路板图)文件。以解决不同版本的兼容问题。
标签： stc8h stc8g stc8a stc15w stc15f
上传时间： 2022-04-16
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西门子快速采集软件说明书，实时大数据量采集，调试分析很有帮助！！！
标签： CMS X-Tools 快速采集软件
上传时间： 2022-05-01
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天线是作无线电波的发射或接收用的一种 金属装置。无线电通信、广播、电视、雷达、导航、电子对抗、遥感、射电天文等工程系统，凡是利用电磁波来传递信息的，都依靠天线来进行工作。此外，在用电磁波传送能量方面，非信号的能量辐射也需要天线。一般天线都具有可逆性，即同一副天线既可用作发射天线，也可用作接收天线。同一天线作为发射或接收的基本特性参数是相同的。这就是天线的互易定理。射频天线设计TOP2.2 微带贴片天线微带贴片天线是由 贴在带有金属地板 的介质基片上的辐射贴片导体所构成的 如图3所示，根据天线辐射特性的需要，可以设计贴片导体为各种形状，通常贴片天线的辐射导体 与金属地板距离为几十分之一波长，假设辐射电场沿导体的横向与纵向两个方向没有变化，仅沿约为半波长（Ag/2）的导体长度方向变化.则微带贴片天线的辐射基本上是由贴片导体 开路边沿的边缘场 引起的，辐射方向基本确定，因此，一般适用于通讯方向变化不大的 RFID应用系统中，为了提高天线的性能并考虑其通讯方向性问题，人们还提出了各种不同的微带缝隙天线，如文献[5，6]设计了一种工作在 24 GHz的单缝隙天线和 5.9 GHz的双缝隙天线，其辐射波为线极化波；文献[7，81开发了一种圆极化缝隙耦合贴片天线，它是可以采用左旋圆极化和右旋圆极化来对二进制数据中的"R"进行编码.2.3偶极子天线在远距离耦合的 RFID应用系统中，最常用的是偶极子天线（又称对称振子天线）.偶极子天线及其演化形式如图4所示，其中偶极子天线由两段同样粗细和等长的直导线排成一条直线构成，信号从中间的两个端点馈入，在偶极子的两臂上将产生一定的电流分布，这种电流分布就在天线周围空间激发起电磁场利用麦克斯韦方程就可以求出其辐射场方程：
上传时间： 2022-05-02
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国外经典教材，国内top高校也在使用，讲解通俗易懂，适合本科或研究生作为参考资料
上传时间： 2022-06-03
上传用户：ttalli
