对于如何设计数字PLL的参数很有帮助. 分析了在最小等效噪声带宽
对于如何设计数字PLL的参数很有帮助. 分析了在最小等效噪声带宽，最小相位均方误差，以及最短锁定时间三种意义上的参数优化设计...
Static+PLL技术资料
资源总数：250
Static+PLL全部资料 (250个)
PLL的原理实验以及数据分析,分析的很好打的四眼数据 下来看看吧
PLL的原理实验以及数据分析,分析的很好打的四眼数据 下来看看吧...
编写如下方法：求一个长整数的各位数之和：public static int qiuhe(long s) 找10～100之间能被３或５整除的数
编写如下方法：求一个长整数的各位数之和：public static int qiuhe(long s) 找10～100之间能被３或５整除的数，每行输出5个数。...
LPC23xx系列ARM时钟源的选择、PLL的设置步骤以及注意事项等。PPT做的非常出色。
LPC23xx系列ARM时钟源的选择、PLL的设置步骤以及注意事项等。PPT做的非常出色。...
String int 字符串常量池 包装类型 函数参数 值传递引用传递 的 内存分配例子——源码 代码段： public static void fun_ref (Ref_test ref_
String int 字符串常量池 包装类型 函数参数 值传递引用传递 的 内存分配例子——源码 代码段： public static void fun_ref (Ref_test ref_...
本文件是延时测试程序；LED灯每隔1秒亮1秒 使用外部22.1184MHz晶振, * 应用PLL倍频到100MHZ.
本文件是延时测试程序；LED灯每隔1秒亮1秒 使用外部22.1184MHz晶振, * 应用PLL倍频到100MHZ....
驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级
驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级...
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)...
这样做的目的是要说明的应用提供 电子系统设计师的必要工具 设计和评估锁相环（ PLL ）的 配置集成电路。
这样做的目的是要说明的应用提供 电子系统设计师的必要工具 设计和评估锁相环（ PLL ）的 配置集成电路。...
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太...