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# Xilinx CORE Generator 6.2.01i # User = lijintao Initializing default project... Loading plug-ins... All runtime messages wil…
SoC+FPGA 源代码
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#ifndef MAIN_H #define MAIN_H //#include "externs.h" //#include "bastype.h" //#include "mbuspack.h" //#include "mbusman.h" …
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#ifndef UARTDRV_H #define UARTDRV_H #define UART1_AS_COMMON_UART //#define UART2_AS_COMMON_UART #define RECEIVE_BUF_LENG…
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# Xilinx CORE Generator 6.1i # User = 刘韬 Initializing default project... Loading plug-ins... All runtime messages will be reco…
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#ifndef __简易频谱分析_H__ #define __简易频谱分析_H__ #define line1 0x0008 #define line2 0x0004 #define line3 0x0002 #define line4 0x00…
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