FPGA采样AD9238数据并通过VGA波形显示例程 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模块型号为 AN9238，最大采样率 65Mhz，精度为12 位。实验中把 AN9238 的 2 路输入以波形方式在 HDMI 上显示出来，我们可以用更加直观的方式观察波形，是一个数字示波器雏形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上传时间： 2021-10-27
上传用户：qingfengchizhu
FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 实验简介在前面的实验中我们练习了 SD 卡读写，VGA 视频显示等例程，本实验将 SD 卡里的 BMP 图片读出，写入到外部存储器，再通过 VGA、LCD 等显示。本实验如果通过液晶屏显示，需要有液晶屏模块。2 实验原理在前面的实验中我们在 VGA、LCD 上显示的是彩条，是 FPGA 内部产生的数据，本实验将彩条替换为 SD 内的 BMP 图片数据，但是 SD 卡读取速度远远不能满足显示速度的要求，只能先写入外部高速 RAM，再读出后给视频时序模块显示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
标签： fpga
上传时间： 2021-10-27
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Research on microwave power amplififiers has gained a growing importance demanded by the many continuously developing applications which require such subsystem performance. A broad set of commercial and strategic systems in fact have their overall performance boosted by the power amplififier, the latter becoming an enabling component wherever its effificiency and output power actually allows functionalities and operating modes previously not possible. This is the case for the many wireless systems and battery-operated systems that form the substrate of everyday life, but also of high-performance satellite and dual-use systems.
上传时间： 2021-10-30
上传用户：得之我幸78
全网最全的autojs列子，有一千六百多的脚本文件,脚本内容包含：几十种类型的UI脚本，抖音、QQ、微信、陌陌、支付宝等自动化操作的脚本、还有部分协议列表，HTTP协议(POST、GET)上传下载，接码模块，百度文字识别api模块，文件操作模块：txt文本读一行删一行，等等其他例子QQ语音红包.jsqq语音红包，没加悬浮窗，我觉得自己用脚本引擎会好点.jsQQ语音输入(Tim版)(1).jsQQ语音输入(Tim版).jsQQ资料赞.jsqq轰炸机(1).jsqq轰炸机.jsQQ选图涂鸦.jsqq顺序点赞脚本.jsQQ，微信聊天辅助脚本(文本分割填充字符) v2.jsQQ，微信聊天辅助脚本(文本分割填充字符).jsqtiao.jsrawWindow求解.jsrelationship.jsrhinoneteasecloudmusic.jsRobot.jsROOT权限启动无障碍服务.jsRSA.jsscript.jsscroll的使用.jsSecure.jssetting.jssha256.jsshell开关飞行模式.jsshuabaoviod.jsSMSCODE.jsSmsCodeExtract.jssojson.com.jssoul_灵魂匹配.jsspinner例子.jsSqlDatabase2.jsss.jsstart(2).jssun_rise&set.jssurfaceView(简单示例).jsSwitch控件.jstcp连接客户端.jste.jstest(1).jstest(2).jstest(3).jstest(4).jstest.jstestTouch.jstestyinhe.jsTheWolf_API.jstoast图片加文字.jstoast替代函数.jstranslate.jsTrun(翻翻乐).jsts-00-dist.jsTS微信跳一跳满分(10000)飞速版.jsts跳一跳r9s最新版.jsTS跳一跳全机型通用版(2).jsts跳一跳全机型通用版(3).jsts跳一跳全机型通用版.jsTS跳一跳脚本正确显示方式（支持root）.jsTS跳一跳自动.jsTS跳一跳过检测.jstt.jsTTS(1).jstts.jstts2.jstts3.jsTTS抢语音红包，作者A酷安(?????)----锦，详细使用看代码注释.jstxt.jsuc答题.jsui 悬浮窗动画+滑动界面.jsUI(2).jsUI.jsuitest - 副本.jsui。.jsui下对话框文件选择器(1).jsui中的延时除了多线程有别的办法吗.jsui保存控件属性3.jsUI全选.jsUI切换.jsui列子.jsui右下角展开按钮.jsui多界面.jsui属性(1).jsui开关控件(1).jsui开关控件.jsUI文件选择.jsUI显示日志.jsUI画时钟作者xxoo.jsui相对布局.jsUI示例(支付UI).jsui示例app下方tabs.jsui示例下方tabs(1.0.0-1 修复宽度不适配问题).jsUI脚本使用无障碍的最佳实践.jsUI轮播图.jsui选择文件.jsUI验证码（有BUG）.jsuki_0.jsUki消息交互式回复.jsUnlock.jsUntitled-1.jsuntitled.jsUTF.jsvip视频解析2.1.jsvscode连接不上手机解决办法.jsWannaCry(仅为娱乐).jsWeather.jswebScript.jsWebViewClient的使用方法.jswebViewUA切换3.jswebView填充表单加alert.jsWebView多页面浏览(1).jsWebView多页面浏览.jswebView提取图片地址并加载.jswebView获取图片地址.jswebview获取网页原图.jswebview获取网页原图保存.jswebView输入关键词搜索.jsweb拦截修改.jsWeChat.jsWechatJumpingAI(2).jsWechatJumpingAI(3).jswechatjumpingai(4).jsWechatJumpingAI.jswife紧急掉线（autojs破解版专用）.js.jswifi设置代理(未完成).js.js
标签： autojs
上传时间： 2021-11-06
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PCB的工艺流程详细资料说明1.开料（CUT）开料是把原始的覆铜板切割成能在生产线上制作的板子的过程 首先我们来了解几个概念：（1）UNIT：UNIT是指PCB设计工程师设计的单元图形。（2）SET：SET是指工程师为了提高生产效率、方便生产等原因，将多个UNIT拼在一起成为的一个整体的图形。也就是我们常说的拼板，它包括单元图形、工艺边等等。（3）PANEL：PANEL是指PCB厂家生产时，为了提高效率、方便生产等原因，将多个SET拼在一起并加上工具板边，组成的一块板子。
上传时间： 2021-11-08
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This programming manual provides information for application and system-level softwaredevelopers. It gives a full description of the STM32F3 and STM32F4 Series Cortex®-M4processor programming model, instruction set and core peripherals.
标签： stm32f7
上传时间： 2021-12-02
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ad9280_9708 ADDA模块硬件资料+PDF原理图+AD、PADS、CADENCE3中格式原理图库PCB封装库文件:原理图库：Library Component Count : 41Name Description----------------------------------------------------------------------------------------------------AD8065ARTAD9280ARSZRL AD9708ARUZB5S_0 C1608CT2012_0 CT2012_0_1INDUCTOR INDUCTOR_1 LED_0 LED GRN SGL 25MA 0603LQH32C_0 LQH32C_0_1 MC34063AD 1.5-A PEAK BOOST/BUCK/INVERTING SWITCHING REGULATORS, -40 to 85℃RES_ADJ_0 Single Turn Top Adjust, 3362PTL072 TLV1117-33 IC REG LDO 3.3V 1A SOT223ZDIODE_0 DIODE ZNR -- 0.2W 5.1V AEC-Q101 SOD523PCB封装库：Component Count : 17Component Name-----------------------------------------------3386P-1C0603DIP-2X20_2P54EC6P3L0603L1210L7373LED0603R0603R2512SMASMA_THVT_312X312SOP8SOT23-5SOT223SSOP28_0R65_10R2X7R8TSSOP28_0R65_9R7X4R4
上传时间： 2021-12-04
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FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
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基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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