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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
SEL-321 源代码
汇集 SEL-321 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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1、CPLD中的L0---L15接到点阵模块的L0--L15； 2、CPLD中的A0---A3 接到点模块的SEL0---SEL3； 3、CPLD中的CR 接到拨动开关D0上，并将拨动开关拨到下面（即低电平）； 4、CPLD中的CKDSP 接到时钟的C…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule