源码文件
`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
SEL-321 源代码
汇集 SEL-321 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
收录资源 500 份
全站深度检索
共匹配 500 份工程资源
· 第 50 / 50 页
源码文件
module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
源码文件
`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
源码文件
module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
源码文件
`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
源码文件
module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
源码文件
`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
源码文件
module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
源码文件
`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
源码文件
module try(data,seg7,clk,sel,control,inco); input clk; input [7:0]data; //p1口,从E2PROM中读出的数据 input [7:0]inco; //从拨码开关…