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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
SEL-321 源代码
汇集 SEL-321 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module _2to1MUX (OUT,SEL,X,Y); input [7:0]X,Y; input SEL; output [7:0]OUT; assign OUT=SEL?X:Y; endmodule
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module _2to1MUX (OUT,SEL,X,Y); input [7:0]X,Y; input SEL; output [7:0]OUT; assign OUT=SEL?X:Y; endmodule
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module _2to1MUX (OUT,SEL,X,Y); input [7:0]X,Y; input SEL; output [7:0]OUT; assign OUT=SEL?X:Y; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module switcher(din1,din2,sel,dout); input[7:0] din1,din2; input sel; output[7:0] dout; assign dout=(sel==0)?din1:…
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module switcher_bit(din1,din2,sel,dout); input din1,din2; input sel; output dout; assign dout=(sel==0)?din1:din2; …
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule