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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
SEL-321 源代码
汇集 SEL-321 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
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( result_sig[] ) = mux12 ( .data3_[] = data3__sig[], .data2_[] = data2__sig[], .data1_[] = data1__sig[], .data0_[] = da…
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LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CH4_1_2 IS PORT (A : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; EN …
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule