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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
SEL-321 源代码
汇集 SEL-321 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module MUX21_1(out,a,b,sel); input a,b,sel; output out; assign out=(sel==0)?a:b; endmodule
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`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out; MUX2_1 m1(out,a,b,sel); initial begin a=1'b0; b=1'b0; sel=1'b0…
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module SIMM; reg [1:0] sel4; reg [31:0] a, b, c, d; wire [31:0] y; mux4 MM (y, sel4, a, b, c, d); initial begin a = 32'd1; …
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module mux5( sel, a, b, y ); parameter bitwidth=5; input sel; input [bitwidth-1:0] a, b; output [bitwidth-1:0] y;…
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Timing Analyzer report for decoder Wed Sep 13 10:12:54 2006 Version 5.0 Build 148 04/26/2005 SJ Full Version --------------…