FPGA采样AD9238数据并通过VGA波形显示例程 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模块型号为 AN9238，最大采样率 65Mhz，精度为12 位。实验中把 AN9238 的 2 路输入以波形方式在 HDMI 上显示出来，我们可以用更加直观的方式观察波形，是一个数字示波器雏形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上传时间： 2021-10-27
上传用户：qingfengchizhu
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
上传用户：
基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
上传用户：
基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-19
上传用户：20125101110
Quartus II 软件5.0在高密度FPGA设计上具有性能和效率领先优势。此版本首次展示了业内编译增强技术以及多种新的高密度设计高效特性。 Quartus II软件5.0的新特性和增强功能包括： 编译和时序逼近的增强特性 编译增强特性缩短近70％编译时间 编译增强特性使设计人员能够根据综合和适配的需要，将设计划分为物理和逻辑分区，在特定设计分区上实施物理综合等高级优化技术，保持其他模块性能不变，从而提高时序逼近效率。SignalTap? II 嵌入式逻辑分析仪也可以采用该技术加速实现验证迭代。 时
上传时间： 2013-05-15
上传用户：eeworm
首先安装Quartus II 10.0 SP1(默认是32/64-Bit一起安装)：此软件在Windows XP和Windows 7的32/64位操作系统下都验证过了，没有问题！Windows Vista 32/64因为微软都放弃了，所以没有验证，理论上应该可以正常使用。
标签： 设计手册
上传时间： 2013-08-03
上传用户：eeworm
OpencV是用来实现计算机视觉相关技术的开放源码工作库，是计算机视觉、图像处理、模式识别、计算机图形学、信号处理、视频监控、科学可视化等相关从业人员的好工具。本书介绍了大约200多个典型的技术问题，覆盖了基于OpenCV基础编程的主要内容，利用大量生动有趣的编程案例和编程技巧，从解决问题和答疑解惑入手，以因特网上最新资料为蓝本，深入浅出地说明了OpenCV中最典型和用途最广的程序设计方法。全书结构清晰、合理，范例实用、丰富，理论结合实践，即使读者只是略懂计算机视觉原理，也能人手对相关理论方法直接进行编码实现。 "基于OPENCV的计算机视觉技术实现"的图书目录…… 前言 第一章 使用OpenCV实现计算机视觉技术 1.1 计算机视觉技术 1.2 什么是OpenCV 1.3 基于OpenCV库的编程方法 本章小结 第二章 OpenCV的编程环境 2.1 OpenCV环境介绍 2.2 OpenCV的体系结构 2.3 OpenCV实例演示 本章小结 第三章 OpenCV编程风格 3.1 命名约定 3.2 结构 3.3 函数接口设计 3.4 函数实现 3.5 代码布局 3.6 移植性 3.7 文件操作 3.8 文档编写 本章小结 第四章 数据结构 4.1 基本数据结构 4.2 数组有关的操作 4.3 动态结构 本章小结 第五章 数据交互 5.1 绘图函数 5.2 文件存储 5.3 运行时类型信息和通用函数 5.4 错误处理函数 5.5 系统函数 本章小结 第六章 图像处理 6.1 边缘检测 6.2 直方图 6.3 Hough变换 6.4 几何变换 6.5 形态学 本章小结 第七章 结构与识别 7.1 轮廓处理函数 7.2 计算几何 7.3 平面划分 7.4 目标检测函数 7.5 生成与控制贝塞尔曲线 7.6 用OpenCV进行人脸检测 本章小结 第八章 图形界面（HighGUI） 8.1 读取和保存图像 8.2 OpenCV中的实用系统函数 本章小结 第九章 视频处理（CvCAM） 9.1 使用HighGUI对视频进行读写处理 9.2 CvCam对摄像头和视频流的使用 本章小结 第十章 OpenCV附加库第一部分 10.1 附加库介绍 10.2 形态学（morhing functions） 本章小结 第十一章 OpenCV附加库第二部分——隐马尔可夫模型 11.1 隐马尔可夫模型概述 11.2 隐马尔可夫模型中的基本结构与函数介绍 11.3 隐马尔可夫模型中的函数介绍 11.4 人脸识别工具 本章小结 第十二章 核心库综合例程 12.1 检测黑白格标定板内指定矩形区域内的角点 12.2 解线性标定方程组程序 本章小结 第十三章 运动与跟踪 13.1 图像统计的累积函数 13.2 运动模板函数 13.3 对象跟踪 13.4 光流 13.5 预估器 13.6 Kalman滤波器跟踪示例 13.7 用Snake方法检测可变形体的轮廓 13.8 运动目标跟踪与检测 本章小结 第十四章 立体视觉第一部分——照相机定标 14.1 坐标系介绍 14.2 透视投影矩阵的获得 14.3 摄像机参数的获取 14.4 径向畸变的校正 14.5 使用OpenCV及CVUT进行摄像机定标 14.6 OpenCV中的定标函数 14.7 CVUT介绍 本章小结 第十五章 立体视觉第二部分——三维重建 15.1 极线几何 15.2 特征点匹配 15.3 三维重建 15.4 OpenCV中相关函数介绍 本章小结 第十六章 立体视觉第三部分——三维重建算法 16.1 图像校正 16.2 已校正图像的快速三维重建 16.3 Birchfield算法 16.4 OpenCV中相关函数介绍 本章小结 第十七章 立体视觉第四部分——立体视觉实例 17.1 图像校正实例代码 17.2 基于窗口的稀疏点匹配及三维重建之一 17.3 基于窗口的稀疏点匹配及三维重建之二 17.4 Birchfield算法的OpenCV实现 本章小结 第十八章 常见问题解疑 18.1 安装与编译出错解决方法 18.2 OpenCV库基本技术问题 18.3 OpenCV在Linux下的相关问题 18.4 OpenCV库中的陷阱和bug
上传时间： 2013-07-18
上传用户：huyiming139
Quartus II入门例子
标签： QuartusII
上传时间： 2013-05-22
上传用户：xmsmh
比较全的Quartus II 中文教程 目录 第一章 可编程逻辑设计流程 第二章 设计输入 第三章 综合 第四章 仿真 第五章 布局布线 第六章 ······ ···· 第十五章 文档和其他资源
上传时间： 2013-06-14
上传用户：lingduhanya
