PLL
锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”
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C51的基于KST-CD111LVD-100 car tuner Driver PLL LC72131 & LA1787 的数字调谐系统
C51的基于KST-CD111LVD-100 car tuner Driver PLL LC72131 & LA1787 的数字调谐系统
2014-01-01
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This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi
This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). ...
2014-01-25
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《锁相环(PLL)电路设计与应用》(日)远坂俊昭 高清中文版
《锁相环(PLL)电路设计与应用》内容丰富、实用性强，便于读者自学与阅读理解，可供电子、通信等领域技术人员以及大学相关专业的本科生、研究生参考，也可供广大的电子爱好者学习参考。
2022-10-05
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