基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示 9.6.1 脉冲高电平和低电平持续时间测量的工作原理 9.6.2 高低电平持续时间测量模块的设计与实现 9.6.3 改进型高低电平持续时间测量模块的设计与实现 9.6.4 begin声明语句的使用方法 9.6.5 initial语句和always语句的使用方法 9.6.6 时标信号发生模块的设计与实现 9.6.7 脉冲高低电平持续时间测量的Verilog-HDL描述 9.6.8 脉冲高低电平持续时间测量的硬件实现
标签： Verilog-HDL 低电平 9.6 时间测量
上传时间： 2013-11-30
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基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 9.7.1 步进电机驱动的逻辑符号 9.7.2 步进电机驱动的时序图 9.7.3 步进电机驱动的逻辑框图 9.7.4 计数模块的设计与实现 9.7.5 译码模块的设计与实现 9.7.6 步进电机驱动的Verilog-HDL描述 9.7.7 编译指令-"宏替换`define"的使用方法 9.7.8 编译指令-"时间尺度`timescale"的使用方法 9.7.9 系统任务-"$finish"的使用方法 9.7.10 步进电机驱动的硬件实现
标签： Verilog-HDL 步进电机驱动 9.7 硬件电路
上传时间： 2014-01-23
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用单链表实现对两个无序 A,B表进行合并并使的合并后的表按从小到大排序
上传时间： 2013-11-30
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十进制与其他进制（2-9进制）的相互转换.txt 十进制与其他进制（2-9进制）的相互转换.txt
上传时间： 2013-12-09
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教师管理系统是在学校局域网架设的B/S结构的办公平台。系统有四个模块：系统设置，通知通告，领导信箱，文件中心。系统开发环境：JAVA，数据库为Mysql,TOMCAT
上传时间： 2013-12-28
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功能说明： 次组件提供的功能有二： 1、解析出数学表达式中的参数 2、计算数学表达式 此组件不但可以解析和计算数学表达式，还提供了一系列的数学基本函数，可应用于表达式中一块处理。提供的数学基本函数有：将值舍入到最接近的整数 rount(x)、向下取整函数 int(x)、向上取整 ceiling(x)、求两个数中最大数的函数 max(a,b)、求两个数中最小数的函数 min(a,b)、幂函数 pow(x,n)、求平方根的函数 sqrt(x)。 下载地址：http://www.qiusuo365.com/qiusuo365/viewthread.php?tid=2422&extra=page％3D1
上传时间： 2014-01-18
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LCD DRIVER AF-128 B
上传时间： 2014-12-22
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fbkldfmlb n/ovk,e vml bhdsrb mor brb n/sZPer b vk,epabho,l rnopazbhlrepofrt,epsho
标签： rnopazbhlrepofrt fbkldfmlb bhdsrb epabho
上传时间： 2014-01-25
上传用户：ANRAN
用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
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开发的基于B/S模式的网上书店，用JSP实现的，对于新手来说，是学习的好资料。
标签： 模式
上传时间： 2013-12-17
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