分频器
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用...
鉴频器技术资料
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用VERILOG HDL实现的任意 频率分频器源代码
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序...
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。...
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即...
fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器...
瞬时测频的基础知识、多信道法瞬时测频、鉴频法瞬时测频、干涉仪比相法瞬时测频、驻波鉴相法瞬时测频、瞬时测频编码、数字计算法瞬时测频
瞬时测频的基础知识、多信道法瞬时测频、鉴频法瞬时测频、干涉仪比相法瞬时测频、驻波鉴相法瞬时测频、瞬时测频编码、数字计算法瞬时测频...
主时钟为15.36MHz的带选通的8位输出分频器
主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率...
该模块为分频器
该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字...
利用VHDL语言描述的5分频器（改变程序中m1,m2值
利用VHDL语言描述的5分频器（改变程序中m1,m2值，可作为任意奇数分频器）...
任意小数分频器产生原理
任意小数分频器产生原理，及详细说明文档，任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)...