用vhdl实现的除法器
标签： vhdl 除法器
上传时间： 2016-01-03
上传用户：yyq123456789
由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
标签： 寄存器 补码 全加器 单脉冲
上传时间： 2013-12-24
上传用户：bjgaofei
介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图
标签： 除法器
上传时间： 2016-02-04
上传用户：chenlong
32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
标签： 除法器 整数
上传时间： 2014-02-19
上传用户：稀世之宝039
32位除法器的测试程序， 由随机向量产生函数产生一组随机数 来验证计算书否正确
标签： 除法器 测试程序
上传时间： 2013-12-12
上传用户：youmo81
B树及其B+树的实现代码，支持模版（数据类型，M值）
标签： 树 代码
上传时间： 2016-02-22
上传用户：jhksyghr
无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件
标签： VHDL 符号 除法器 测试
上传时间： 2016-04-11
上传用户：qq1604324866
此代码用于实现基2的SRT除法器设计，可以实现400MHz以上的32位定点无符号数除法器（除数、被除数和余数均由16位整数和16位小数组成，商由32位整数和16位小数构成,包括源代码和测试文件，可以直接仿真。
标签： SRT 代码 除法器
上传时间： 2013-12-10
上传用户：playboys0
定点除法器程序，分为被除数大于除数和除数大于被除数两种情况
标签： 定点 除法器 程序
上传时间： 2016-06-09
上传用户：wweqas
用verilog HDL代码编写的快速除法器，比较有用
标签： verilog HDL 代码 编写
上传时间： 2013-12-21
上传用户：xfbs821
