用verilog HDL代码编写的快速除法器

Verilog HDL 的快速入门，是网页格式。非常实用，包括语法、运算符等方面。

Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真

提供《mult_para_recurs_8x8_2sC verilog hdl代码写成的》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。

用Verilog HDL 写的数字示波器的源代码，其中还包括VGA控制源代码

提供《精通verilog HDL语言编程源码之4--常用除法器设计》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。

matlab的基础编程