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VHDL/FPGA/Verilog
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介绍了除法器的设计
介绍了除法器的设计
VHDL/FPGA/Verilog
83 K
115 次下载
2016-02-04
资源详细信息
文件格式
RAR
文件大小
83 K
资源分类
VHDL/FPGA/Verilog
上传者
lizibb
发布时间
2016-02-04 10:29
下载统计
115
次
所需积分
2 积分
介绍了除法器的设计 - 资源详细说明
介绍了除法器的设计,采用verilogHDL语言,利用modelsim仿真验证,压缩包中包含了流程图
介绍了除法器的设计 - 源码文件列表
本资源包含 6 个源码文件
支持在线预览,点击文件名即可查看
1
rest_div_int.v
查看源码
2
seq_div.v
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3
18_2.jpg
查看源码
4
18_4.jpg
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5
18_3.jpg
查看源码
6
18_1.jpg
查看源码
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