除法器实验 verilog CPLD EPM1270 源代码
标签： verilog CPLD 1270 EPM
上传时间： 2016-11-24
上传用户：离殇
十六位的除法器，采用verilog hdl
标签： 十六位 除法器
上传时间： 2013-11-27
上传用户：kr770906
介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。
标签： VHDL 除法 分 子模块
上传时间： 2016-12-21
上传用户：lijianyu172
移位快速除法器，通过一次移4位试商实现快速除法功能，较普通减除法器有及其巨大的效率提升
标签： 移位 除法器
上传时间： 2014-10-26
上传用户：wpt
Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真
标签： Verilog hdl 语言 除法器
上传时间： 2013-12-17
上传用户：Zxcvbnm
基于Verilog的除法器设计，可以直接在Q2里面运行哦~
标签： Verilog 除法器
上传时间： 2014-12-01
上传用户：dancnc
RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
标签： CORDIC FIFO 204 188
上传时间： 2017-01-24
上传用户：缥缈
Prentice Hall 出版的整合linux和windows <b>英文原版<b> 另本人有大量电子书，O Reilly的最多 有需要的朋友在我的个人空间上给我留言
标签： Prentice windows linux Hall
上传时间： 2014-01-22
上传用户：JIUSHICHEN
单周期除法器，速度快，满足频率要求，使得单周期内得到除数
标签： 周期 除法器
上传时间： 2017-04-12
上传用户：s363994250
verilog格式的除法器，试过了，很好用，再也不要为触发器发愁了
标签： verilog 除法器
上传用户：Divine
