乘法器 verilog CPLD EPM1270 源代码
标签： verilog CPLD 1270 EPM
上传时间： 2016-11-24
上传用户：牛布牛
除法器实验 verilog CPLD EPM1270 源代码
上传用户：离殇
32位高性能浮点乘法器芯片设计研究.pdf
标签： 性能 乘法器 浮点
上传时间： 2016-12-08
上传用户：hjshhyy
复乘法器的FPGA实现， 希望对初学者有帮助
标签： FPGA 乘法器
上传时间： 2016-12-09
上传用户：Pzj
verilog 写的两种方式的乘法器 不错!
标签： verilog 方式 乘法器
上传时间： 2016-12-12
上传用户：一诺88
8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl
标签： 8位 加法 乘法器 二进制数
上传时间： 2016-12-19
上传用户：lhc9102
8位乘8位的流水线乘法器，采用Verilog hdl编写
标签： 8位 流水线 乘法器
上传时间： 2014-01-26
上传用户：kristycreasy
十六位的除法器，采用verilog hdl
标签： 十六位 除法器
上传时间： 2013-11-27
上传用户：kr770906
介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。
标签： VHDL 除法 分 子模块
上传时间： 2016-12-21
上传用户：lijianyu172
移位快速除法器，通过一次移4位试商实现快速除法功能，较普通减除法器有及其巨大的效率提升
标签： 移位 除法器
上传时间： 2014-10-26
上传用户：wpt
