本程序是采用数据结构的算法实现一元稀疏多项式加法器的功能
标签： 程序 数据结构 多项式 加法器
上传时间： 2016-08-01
上传用户：253189838
好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过
标签： 浮点 乘法器
上传时间： 2014-01-03
上传用户：heart520beat
最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述
标签： 高优先级 编码器 8位 比较器
上传时间： 2014-01-23
上传用户：xymbian
1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。
标签： Quartus VHDL BCD 编程
上传时间： 2014-01-22
上传用户：anng
Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
标签： DesignWare brentkung Synopsys Verilog
上传时间： 2016-08-15
上传用户：cccole0605
本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
标签： 乘法器
上传时间： 2016-08-19
上传用户：515414293
二位BCD码加法器 加数与被加数都是2进制。输出和为10进制。 结果显示在LED上。
标签： BCD LED 进制 加法器
上传时间： 2013-12-24
上传用户：远远ssad
实现了VHDL乘法器，8位乘法操作的完成
标签： VHDL 乘法器
上传时间： 2016-08-21
上传用户：fhzm5658
使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现
标签： 加法器 乘法器 8位 乘法运算
上传时间： 2013-12-22
上传用户：Breathe0125
加法器 用VerilogHDL实现加罗华域加法器
标签： VerilogHDL 加法器
上传时间： 2016-08-22
上传用户：ddddddos
