欢迎来到虫虫开发者社区 — 百万工程师技术资源
关于我们
网站地图
登录
注册
虫
虫虫开发者社区
首页
资源下载
资源专辑
热门软件
精品资源
电子书
上传资源
首页
›
资源下载
›
VHDL/FPGA/Verilog
›
加法器 用VerilogHDL实现加罗华域加法器
加法器 用VerilogHDL实现加罗华域加法器
VHDL/FPGA/Verilog
190 K
142 次下载
2016-08-22
资源详细信息
文件格式
RAR
文件大小
190 K
资源分类
VHDL/FPGA/Verilog
上传者
lhf123290507
发布时间
2016-08-22 20:53
下载统计
142
次
所需积分
2 积分
加法器 用VerilogHDL实现加罗华域加法器 - 资源详细说明
加法器 用VerilogHDL实现加罗华域加法器
加法器 用VerilogHDL实现加罗华域加法器 - 源码文件列表
本资源包含 1 个源码文件
支持在线预览,点击文件名即可查看
1
ntrc.scr
查看源码
温馨提示:
点击文件名或"查看源码"按钮可在线浏览源代码,支持语法高亮显示。
立即下载 加法器 用VerilogHDL实现加罗华域加法器
立即下载
提示:下载后请用压缩软件解压,推荐使用 WinRAR 或 7-Zip
下载说明与使用指南
下载说明
本资源需消耗
2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用
使用说明
下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用
积分获取方式
上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →
相关技术标签
点击标签浏览更多相关VHDL/FPGA/Verilog资源:
#加法器
#VerilogHDL
#加罗华域
相关VHDL/FPGA/Verilog资源推荐
1
加法器
用
VerilogHDL
实现
加罗华域
加法器
加法器 用VerilogHDL实现加罗华域加法器...
2016-08-22
142 次
1092 浏览
2
VHDL实现
加法器
VHDL语言的加法器,在QuartusII9.0中用VHDL代码实现加法器。...
2025-02-20
9 次
1077 浏览
3
加法器
,
加法器
描述
加法器,加法器描述...
2015-02-27
199 次
1111 浏览
4
两个4bit超前进位
加法器
实现8bit
加法器
两个4bit超前进位加法器实现8bit加法器...
2016-06-20
158 次
1358 浏览
5
8位
加法器
VHDL 8位
加法器
VHDL 8位
加法器
VHDL
8位加法器VHDL 8位加法器VHDL 8位加法器VHDL...
2014-01-11
97 次
1080 浏览
6
加法器
加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全...
2024-03-24
4 次
5808 浏览
7
加法器
单片机编程主要是通过c编程达到加法器功能,这是一个很简单的程序。...
2025-04-12
8 次
4194 浏览
8
加法器
verilog编写的加法器,供有需要的参考...
2025-04-20
6 次
5899 浏览
9
加法器
本资源提供了一个高效且易于集成的加法器设计,适用于各种数字电路项目中实现任意两个数值的快速相加。无论是初学者学习基础逻辑门操作还是专业工程师进行复杂系统开发,这款加法器都是不可或缺的基础组件之一。它不...
2025-11-27
2 次
67 浏览
10
8位
加法器
的实现
8位加法器的实现,非流水线结构,很不错。我测试过,效率比较高...
2016-04-25
167 次
1073 浏览
用户登录
登录后可下载更多技术资源
×
加载中...
加载登录表单中...
用户注册
送10积分
加入工程师资源平台
×
加载中...
加载注册表单中...
找回密码
通过邮箱重置您的账号密码
×
加载中...
加载表单中...
需要登录
登录后即可使用更多功能
×
新用户注册即送10积分,可用于下载资源
👋
退出登录
确认要退出当前账号吗?
×
退出后需要重新登录才能下载资源