包含北航夏宇闻写《verilog数字系统设计》中的所有代码
上传时间： 2013-12-25
上传用户：CHENKAI
第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
上传时间： 2016-02-08
上传用户：ardager
用vhdl语言实现多功能数字钟的设计 这是学习VHDL语言的经典例子
上传时间： 2014-12-20
上传用户：chongcongying
利用单片机AT89S51与ADC0809设计一个数字电压表，能够测量0－5V之间的直流电压值，四位数码显示，但要求使用的元器件数目最少
上传时间： 2013-12-23
上传用户：shanml
通过四位乘法器的实例详细介绍了用ＶＨＤＬ语言设计数字系统的流程和方法，通过仿真实现预定目的．
上传时间： 2016-02-16
上传用户：古谷仁美
在接收信号的数字化、软化的实现中,数字下变频起着重要的作用。本文首先介绍了数字下 变频的组成结构,然后详细分析了数字下变频的工作原理,描述了在实现数字下变频时,设计方案所 采用的高效滤波器———CIC 滤波器和多相抽取滤波器的结构和原理。最后,用通过Simulink 对数字 下变频的性能进行了仿真。在仿真的基础上使用Insight 公司的FPGA 开发系统,用测试电路实测了 数字下变频的性
上传时间： 2013-11-29
上传用户：kernaling
课程设计基于VHDL数字电路的分析与设计
上传时间： 2014-11-28
上传用户：leehom61
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
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多功能电子数字钟vhdl 计算机专业课程设计必备
上传时间： 2014-01-10
上传用户：xiaoyunyun
数字电视原理与设计
上传时间： 2016-02-21
上传用户：chenlong
