用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
上传时间： 2016-06-01
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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
一个可实现多倍（次）分频器VHDL源代码设计
上传时间： 2014-01-27
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一个基于CPLD/FPGA的半整数分频器的设计的文档资料
上传时间： 2016-07-13
上传用户：CHENKAI
好的分频器设计程序，有三个，二分频，八分频随便改，比较实用
上传时间： 2016-07-15
上传用户：songyue1991
电子通信系统的建模与仿真 第4章 电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器 4.8 整流电路 4.9 驻波演示 4.10 超外差式接收机
上传时间： 2016-09-06
上传用户：zwei41
该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
上传时间： 2016-09-17
上传用户：erkuizhang
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用
标签： 分频器
上传时间： 2016-09-18
上传用户：caiiicc
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
上传时间： 2014-01-07
上传用户：alan-ee
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间： 2016-10-13
上传用户：wangzhen1990
