VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱
标签： VHDL ROM 程序 电路设计
上传时间： 2017-08-03
上传用户：ruan2570406
自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.
标签： VHDL EDA 交通灯控制器 分频器
上传时间： 2017-08-10
上传用户：ghostparker
基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片：CycloneII EP2C35F672C6
标签： CycloneII VDHL FPGA 672C
上传时间： 2014-01-17
上传用户：banyou
分频器 8分频器 50 已经测试 可以用 代码可更改
标签： 分频器 50 代码 测试
上传时间： 2014-01-06
上传用户：181992417
IP 分频器 可以通过输入参数而自动调整分频数
标签： IP 分频器 分频 输入
上传时间： 2017-08-17
上传用户：dyctj
5/8分频器，实现分频功能，受外部周期信号激励的震荡，其频率恰为激励信号频率的纯分数，都叫做分频。
标签： 分频器
上传时间： 2017-08-22
上传用户：zwei41
键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
标签： 100K 10K 1Hz MHz
上传用户：qweqweqwe
器件数据手册专辑 120册 2.15G计数器,分频器,锁存器,驱动器分册 338页 5.7M.pdf
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上传时间： 2014-05-05
上传用户：时代将军
分频器的设计，十分简单好用。入门用户的好选择，不容错过。
标签： EDA VHDL 分频
上传时间： 2015-12-15
上传用户：519548978
用verilog实现了奇数和偶数不同的分频器设计
标签： verilog fpga 分频器
上传时间： 2016-07-11
上传用户：jhjjh
