vhdl语言的100个例子 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移
vhdl语言的100个例子 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移...
vhdl语言的100个例子 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移...
1位全加器的vhdl设计 通过两个半加起实现...
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器,通过四次映射一位全加器的方式实现了四位全加器的功能,并附有数码显示模块,将全加器的运算结果输出到数码管显示。...
这个源程序是关于全加器的,又需要的同学可以借鉴一下...
带有同步预置的加载左右移位寄存器VHDL源代码...
RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计...
通过VHDL实现4位全加器,8位全加器,和8位通用寄存器的设计...
用VHDL写的一个8位全加器的实验程序,供新手参考...
8位全加器的VHDL描述,可用MAX+plusⅡ运行测试...
一种宽频带3dB环形电桥设计 本文讨论并设计了一种改进的 3dB宽频带环形电桥。采用在各引出臂上加四分之 一波长阻抗变换器,并将环分为特性阻抗不同的六段,使其带宽增宽,理论上带宽可以达到40%左右...