三位全加器的源代码
三位全加器的源代码,和测试代码,用Verilog HDL实现的!...
三位全加器的源代码,和测试代码,用Verilog HDL实现的!...
这是一个4位全加器,用一个1位半价做的一位全加,然后做成的四位半加。...
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][...
各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体...
电压源逆变器加LCL滤波器挂网,SVPWM控制,适用于matlab7.3版本...
用VHDL语言采用串行方法实现用1位全加器实现4位全加器...
基于symbian OS的IP前缀添加器.可以在通话前为电话加一个IP的功能....
VHDL实现四位全加器,适合初学者,源程序下载...
双人抢答器的程序,可以加分减分等,还可以用指示灯表示开始抢答和抢答结束...
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器...