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本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能...

📅 2014-01-15

本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能...

📅 2016-01-09

DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K...

📅 2013-12-26

2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD...

📅 2014-06-15

（原创）高精度计时器电路原理图。采用AT89S52加DP8573，实现两个功能：带掉电保持功能的日历时钟、由外部开关信号触发的高精度计时。...

📅 2014-01-10

全加器，使用宏功能模块，并附有波形仿真图...

📅 2016-02-03

四位全加器，VHDL语言，max+plusII平台做的...

📅 2016-02-17

四位全加器语言描述是以文本方式上传的，呵呵，希望大家有帮助...

📅 2014-01-26

全加器,有半加器和或门组成.元件例化语句....

📅 2013-12-27

verilog语言中 testbencch编写-仿真工具综合工具使用-全加器实例讲解...

📅 2013-12-18

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