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Logic Analyzer 的代码
delay.vhd
-- 延迟，起时钟同步作用。因为HELLO模块有时钟同步，所以送出的列值比送到
--端口上的列选择信号玩一个时钟周期。此模块延时使HELLO模块与tingche模块同步。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity delay is
port(
clk:
gewei.vhd
--数码管显示提车位个数个位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity gewei is
port(
clk : in std_logic;
chewei : in std_logi
sel.vhd
-----------------------------------------------------------------------
--该模块实现在停车场有汽车时，对８×８点阵的列选信号的确定
--本设计中列选信号是每过一个时钟周期就变化一次的
--通过这种快速的扫描实时输出停车场状态信息(即有没有有汽车进出)
---------------------------------
fenpin.vhd
--为了显示效果更佳，将时钟适当分频；此模块可不用
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity fenpin is
port(
clk:in std_logic;
fenpin:out s
shiwei.vhd
--数码管显示停车位个数的十位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity shiwei is
port(
clk : in std_logic;
chewei : in std_
dds.vhd
--DDS.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DDS IS
PORT(K : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
EN : IN STD_LOGIC;
RESET : IN STD_LOGIC;
CL
instru_fetch.vhd
-- 取指部分instru_fetch
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--use work.exp_cpu_components.all;
entity instru_fetch is ----
cnt100c.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT100C IS
PORT(LD,CLK,RST,EN:IN STD_LOGIC;
Q:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CQ:BUFFER STD_LOGIC_VECTOR(
time_24.txt
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity time_24 is
port(clk ,clear: in std_logic;
cout1,cout2:buffer std_logic);
end;
architecture one of
seltime.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity SELTIME is
port(
clk:in std_logic;
sec1,sec0,min1,min0,h1,h0:i