📄 fenpin.vhd
字号:
--为了显示效果更佳,将时钟适当分频;此模块可不用
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity fenpin is
port(
clk:in std_logic;
fenpin:out std_logic
);
end fenpin;
architecture fenpin of fenpin is
signal clk1:std_logic_vector(3 downto 0);
begin
process(clk)
begin
if clk'event and clk='1' then
clk1<=clk1+1;
end if;
fenpin<=clk;
end process;
end fenpin;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -