搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/182385.html VHDL/FPGA/Verilog

一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.

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#verilog #cache #微处理器 #流水线

https://www.eeworm.com/dl/663/251191.html VHDL/FPGA/Verilog

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

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#CLK #VERILOG #多时钟 #应用于

https://www.eeworm.com/dl/542/269000.html 其他书籍

清华在大学出版社出版 J.Bhasker著孙海平翻译的一本的VERILOG书籍

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#Bhasker #VERILOG #清华 #大学

https://www.eeworm.com/dl/519/283382.html 加密解密

CRC校验并行实现,Verilog源码.8位数据输入,实现速度快,适用与各种类型的器件.

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#Verilog #CRC #并行 #器件

https://www.eeworm.com/dl/663/293988.html VHDL/FPGA/Verilog

电话计费器的verilog实现。基于fpga的电话计费器实现。完成拨打电话自动计费的功能

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#verilog #fpga #电话计费器 #电话

https://www.eeworm.com/dl/687/344830.html 其他嵌入式/单片机内容

DDS发生器NIOS .c文件,在NIOSII中可以配合Verilog代码生成的自定义外设产生DDS信号

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#DDS #Verilog #NIOSII #NIOS

https://www.eeworm.com/dl/663/384886.html VHDL/FPGA/Verilog

RS232 verilog coding 全参数化设计可以自己设定波特率时钟频率等完全FPGA实现调通

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#verilog #coding #FPGA #232

https://www.eeworm.com/dl/878966.html 技术资料

IEEE Std 1364-2001 Standard Verilog hardware description language

·IEEE Std 1364-2001 Standard Verilog hardware description language

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#nbsp #description #Standard

https://www.eeworm.com/dl/941695.html 技术资料

美国 San José State University 逻辑设计课件（Xilinx FPGA和Verilog）

·这是课程说明：EE178 is a class for students interested in designing synchronous digital circuits using Xilinx FPGA devices as the prototyping medium. EE178 is a hands-on lab class where students will complet

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#nbsp #University #Verilog

https://www.eeworm.com/dl/552/13576.html ALTERA FPGA开发软件

ModleSim 6.50

Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器

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#ModleSim #6.50