VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3 - 免费下载

VHDL/FPGA/Verilog资源文件大小：2 K

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RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2016-01-26 00:13

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2 K

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资源简介

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

源码文件列表

📂 共 2 个源码文件点击文件名可在线查看源代码

1 📄

clk_div_tb.v

大小: 996 B

2 📄

clk_div.v

大小: 1.08 KB

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