RS232 verilog coding 全参数化设计可以自己设定波特率时钟频率等完全FPGA实现调通 - 免费下载

VHDL/FPGA/Verilog资源文件大小：3 K

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所属分类

VHDL/FPGA/Verilog

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2016-12-28 20:35

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资源简介

RS232 verilog coding 全参数化设计可以自己设定波特率时钟频率等完全FPGA实现调通

源码文件列表

📂 共 2 个源码文件点击文件名可在线查看源代码

1 📄

async_transmitter.v

大小: 2.53 KB

2 📄

async_receiver.v

大小: 3.47 KB

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