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技术资料  混合信号系统的VHDL-AMS 建模与仿真分析.pdf

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VHDL-AMS 混合信号

技术资料  一种用VHDL设计嵌入式Web Server的方案.pdf

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Server VHDL

技术资料  FPGA SPI从机—slave

基于Altera FPGA实现的SPI从机模块，采用Verilog HDL编写，具备标准SPI协议兼容性与高效时序控制。适用于嵌入式系统通信接口开发。

https://www.eeworm.com/dl/1006554.html

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FPGA Verilog SPI 从机

技术书籍  IEEE Std 1364-2001 Standard Verilog hardware description language

·IEEE Std 1364-2001 Standard Verilog hardware description language

https://www.eeworm.com/dl/537/15869.html

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nbsp description Standard hardware

VHDL/FPGA/Verilog verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.

verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.

https://www.eeworm.com/dl/663/160080.html

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verilog SPI 语言接口

VHDL/FPGA/Verilog verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状态是否正确工作

https://www.eeworm.com/dl/663/175203.html

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000000000100100 011000010010000 verilog output

VHDL/FPGA/Verilog 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.

一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.

https://www.eeworm.com/dl/663/182385.html

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verilog cache 微处理器流水线

VHDL/FPGA/Verilog VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

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CLK VERILOG 多时钟应用于

其他书籍  清华在大学出版社出版 J.Bhasker著孙海平翻译的一本的VERILOG书籍

清华在大学出版社出版 J.Bhasker著孙海平翻译的一本的VERILOG书籍

https://www.eeworm.com/dl/542/269000.html

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Bhasker VERILOG 清华大学

加密解密  CRC校验并行实现,Verilog源码.8位数据输入,实现速度快,适用与各种类型的器件.

CRC校验并行实现,Verilog源码.8位数据输入,实现速度快,适用与各种类型的器件.

https://www.eeworm.com/dl/519/283382.html

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Verilog CRC 并行器件

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