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verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状

VHDL/FPGA/Verilog 7 K 138 次下载 2015-07-14

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RAR

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7 K

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VHDL/FPGA/Verilog

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2015-07-14 10:08

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verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状 - 资源详细说明

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状态是否正确工作

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且用测试模块来验证状 - 源码文件列表

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1

_info

2

verilog.asm

3

_primary.dat

4

_primary.vhd

5

verilog.asm

6

_primary.dat

7

_primary.vhd

8

xcv.v

9

test.v

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