drv_cnt.v

来自「60秒秒表设计」· Verilog 代码 · 共 17 行

module drv_cnt(clk,rst,q);
input rst,clk;
output[1:0] q;

reg[1:0] q;

always@(posedge clk or negedge rst)
begin 
  if(!rst)
    q<=2'b0;
  else if(q==2'b11)
    q<=2'b0;
  else
    q<=q+2'b1;
end
endmodule