dff.v

来自「4位数字频率计的verilog HDL设计」· Verilog 代码 · 共 12 行

module DFF(Q,D,Clk);
  input Clk;
  input [3:0]D;
  output [3:0]Q;

  reg [3:0]Q;

  always @(posedge Clk)
      Q <= D;

endmodule