register.v

verilog语言写的8位CPU源代码

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    00:24:58 11/09/07
// Design Name:    register.v
// Module Name:    register
// Project Name:   KD-CPU
// Target Device:  
// Tool versions:  
// Description:	 本文描述了一个寄存器,这个寄存器的功能包括通常寄存器所有的加载和保持功能。
//                 reset为异步复位信号,低电平有效;clk为同步时钟,上升沿触发;load_enable为加载
//                 信号,高电平有效;其他情况保持原有数据.
//	PS：            C标志寄存器,Z标志寄存器,指令寄存器IR,地址寄存器AR,累加器AC都可以基于这个
//                 模板生成            
// Dependencies:
// Author:         彭龙
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module register(register_out,register_in,clk,reset,load_enable);
       
		 parameter width=8;


		 output[width-1:0] register_out;        //数据输出端口
		 input[width-1:0] register_in;          //数据输入端口
		 input clk;                            //同步时钟,上升沿触发
		 input reset;
		 input load_enable;
		 reg[width-1:0] register_out;
 
       always@(posedge clk or negedge reset)// or load_enable)
		   begin
			if(!reset)
			   register_out<='b0;
			else begin
			     if(load_enable)
				     register_out<=register_in;
              else
				     register_out<=register_out;
              end
         end

endmodule