sp.v.v

来自「verilog语言写的8位CPU源代码」· Verilog 代码 · 共 24 行

`timescale 1ns/1ps
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// Company: 		 NUDT
// Engineer:		 KD-CPU
//
// Create Date:    23:24:29 11/07/07
// Design Name:    PC.v
// Module Name:    PC
// Project Name:   KD-CPU
// Target Device:  
// Tool versions:  
// Description:	 本文件描述了程序计数器pc,程序计数器是特殊的寄存器,有三种功能:
//                 保持、加载和计数.如果载入使能为高,则更新PC值;如果计数使能为高,则计数;否则保持                  
//
// Dependencies:
// Author:         彭龙
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module SP(sp_out,clk,reset,minus_enable,plus_enable);
       parameter width=3;
		 output[width-1:0] sp_out;        //PC值的输出端