mux4.v

verilog语言写的8位CPU源代码

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    23:48:53 11/08/07
// Design Name:    mux4.v
// Module Name:    mux4
// Project Name:   KD-CPU
// Target Device:  
// Tool versions:  
// Description:	 本文定义了一个四选一开关(在系统中用于选择C标志寄存器和地址总线的输入源).
//                 sel_in='b00,选择端口0;sel_in='b01,选择端口1;sel_in='b00,选择端口2;sel_in='b01,选择端口3;
// Dependencies:
// Author:         彭龙
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module mux4(mux4_out,m0_in,m1_in,m2_in,m3_in,sel_in);
   
       parameter width=8;

		 output[width-1:0] mux4_out;      // 数据输出端口
		 input[width-1:0] m0_in;          //数据输入端口0,sel_in='b00
		 input[width-1:0] m1_in;          //数据输入端口1,sel_in='b01
		 input[width-1:0] m2_in;          //数据输入端口2,sel_in='b10
		 input[width-1:0] m3_in;          //数据输入端口3,sel_in='b11
		 input[1:0] sel_in;               //选择控制端口


		 reg[width-1:0] mux4_out;


		 always@(m0_in or m1_in or m2_in or m3_in or sel_in)
		  begin

		  case(sel_in)
		  'b00:mux4_out=m0_in;
		  'b01:mux4_out=m1_in;
		  'b10:mux4_out=m2_in;
		  'b11:mux4_out=m3_in;
		  endcase
		  end
endmodule