clr_set.v

verilog, TMSC6415 S单元代码

`timescale 1ns/10ps
module clr_set (Left_Shifter_Result,Right_Shifter_Result,src2,clr,set
);
input [31:0] Left_Shifter_Result;
input [31:0] Right_Shifter_Result;
input [31:0] src2;
output [31:0] clr;
output [31:0] set;

assign clr=~(Left_Shifter_Result[31:0]&Right_Shifter_Result[31:0])&src2 ;  //WWWWWWW不是其中的一段清零，而是全部清零;
assign set=(Left_Shifter_Result[31:0]&Right_Shifter_Result[31:0])|src2;

endmodule