one.hier_info

verilog设计的4位频率计

|one
led_b[0] <= ledout:inst3.led_b[0]
led_b[1] <= ledout:inst3.led_b[1]
led_b[2] <= ledout:inst3.led_b[2]
led_b[3] <= ledout:inst3.led_b[3]
led_b[4] <= ledout:inst3.led_b[4]
led_b[5] <= ledout:inst3.led_b[5]
led_b[6] <= ledout:inst3.led_b[6]
led_b[7] <= ledout:inst3.led_b[7]
clk_50M => fp50HZ:inst11.clkin
clk_50M => fp50000000HZ:inst10.clkin
clr => ledout:inst3.clr
clr => ctr:inst.rst
k1 => ctr:inst.k1
k2 => ctr:inst.k2
k3 => ctr:inst.k3
clk2 => count10:inst1.clk
ledout[0] <= ledout:inst3.led_out[0]
ledout[1] <= ledout:inst3.led_out[1]
ledout[2] <= ledout:inst3.led_out[2]
ledout[3] <= ledout:inst3.led_out[3]
ledout[4] <= ledout:inst3.led_out[4]
ledout[5] <= ledout:inst3.led_out[5]
ledout[6] <= ledout:inst3.led_out[6]
ledout[7] <= ledout:inst3.led_out[7]


|one|ledout:inst3
a[0] => Mux23.IN3
a[1] => Mux22.IN3
a[2] => Mux21.IN3
a[3] => Mux20.IN3
a[4] => Mux23.IN2
a[4] => Mux19.IN3
a[5] => Mux22.IN2
a[5] => Mux18.IN3
a[6] => Mux21.IN2
a[6] => Mux17.IN3
a[7] => Mux20.IN2
a[7] => Mux16.IN3
a[8] => Mux23.IN1
a[8] => Mux19.IN2
a[8] => Mux15.IN3
a[9] => Mux22.IN1
a[9] => Mux18.IN2
a[9] => Mux14.IN3
a[10] => Mux21.IN1
a[10] => Mux17.IN2
a[10] => Mux13.IN3
a[11] => Mux20.IN1
a[11] => Mux16.IN2
a[11] => Mux12.IN3
a[12] => Mux19.IN1
a[12] => Mux11.IN2
a[12] => Mux11.IN3
a[13] => Mux18.IN1
a[13] => Mux10.IN2
a[13] => Mux10.IN3
a[14] => Mux17.IN1
a[14] => Mux9.IN2
a[14] => Mux9.IN3
a[15] => Mux16.IN1
a[15] => Mux8.IN2
a[15] => Mux8.IN3
a[16] => Mux15.IN2
a[16] => Mux7.IN2
a[16] => Mux7.IN3
a[17] => Mux14.IN2
a[17] => Mux6.IN2
a[17] => Mux6.IN3
a[18] => Mux13.IN2
a[18] => Mux5.IN2
a[18] => Mux5.IN3
a[19] => Mux12.IN2
a[19] => Mux4.IN2
a[19] => Mux4.IN3
a[20] => Mux11.IN1
a[20] => Mux3.IN2
a[21] => Mux10.IN1
a[21] => Mux2.IN2
a[22] => Mux9.IN1
a[22] => Mux1.IN2
a[23] => Mux8.IN1
a[23] => Mux0.IN2
a[24] => Mux3.IN1
a[25] => Mux2.IN1
a[26] => Mux1.IN1
a[27] => Mux0.IN1
clk => b[27].CLK
clk => b[26].CLK
clk => b[25].CLK
clk => b[24].CLK
clk => b[23].CLK
clk => b[22].CLK
clk => b[21].CLK
clk => b[20].CLK
clk => b[19].CLK
clk => b[18].CLK
clk => b[17].CLK
clk => b[16].CLK
clk => b[15].CLK
clk => b[14].CLK
clk => b[13].CLK
clk => b[12].CLK
clk => b[11].CLK
clk => b[10].CLK
clk => b[9].CLK
clk => b[8].CLK
clk => b[7].CLK
clk => b[6].CLK
clk => b[5].CLK
clk => b[4].CLK
clk => b[3].CLK
clk => b[2].CLK
clk => b[1].CLK
clk => b[0].CLK
clk => i[2].CLK
clk => i[1].CLK
clk => i[0].CLK
clk => disp_dat[3].CLK
clk => disp_dat[2].CLK
clk => disp_dat[1].CLK
clk => disp_dat[0].CLK
clk => led_b[7]~reg0.CLK
clk => led_b[6]~reg0.CLK
clk => led_b[5]~reg0.CLK
clk => led_b[4]~reg0.CLK
clk => led_b[3]~reg0.CLK
clk => led_b[2]~reg0.CLK
clk => led_b[1]~reg0.CLK
clk => led_b[0]~reg0.CLK
clr => i~2.OUTPUTSELECT
clr => i~1.OUTPUTSELECT
clr => i~0.OUTPUTSELECT
k[0] => Mux23.IN5
k[0] => Mux22.IN5
k[0] => Mux21.IN5
k[0] => Mux20.IN5
k[0] => Mux19.IN5
k[0] => Mux18.IN5
k[0] => Mux17.IN5
k[0] => Mux16.IN5
k[0] => Mux15.IN5
k[0] => Mux14.IN5
k[0] => Mux13.IN5
k[0] => Mux12.IN5
k[0] => Mux11.IN5
k[0] => Mux10.IN5
k[0] => Mux9.IN5
k[0] => Mux8.IN5
k[0] => Mux7.IN5
k[0] => Mux6.IN5
k[0] => Mux5.IN5
k[0] => Mux4.IN5
k[0] => Mux3.IN4
k[0] => Mux2.IN4
k[0] => Mux1.IN4
k[0] => Mux0.IN4
k[0] => Decoder0.IN1
k[1] => Mux23.IN4
k[1] => Mux22.IN4
k[1] => Mux21.IN4
k[1] => Mux20.IN4
k[1] => Mux19.IN4
k[1] => Mux18.IN4
k[1] => Mux17.IN4
k[1] => Mux16.IN4
k[1] => Mux15.IN4
k[1] => Mux14.IN4
k[1] => Mux13.IN4
k[1] => Mux12.IN4
k[1] => Mux11.IN4
k[1] => Mux10.IN4
k[1] => Mux9.IN4
k[1] => Mux8.IN4
k[1] => Mux7.IN4
k[1] => Mux6.IN4
k[1] => Mux5.IN4
k[1] => Mux4.IN4
k[1] => Mux3.IN3
k[1] => Mux2.IN3
k[1] => Mux1.IN3
k[1] => Mux0.IN3
k[1] => Decoder0.IN0
led_out[0] <= WideOr6.DB_MAX_OUTPUT_PORT_TYPE
led_out[1] <= WideOr5.DB_MAX_OUTPUT_PORT_TYPE
led_out[2] <= WideOr4.DB_MAX_OUTPUT_PORT_TYPE
led_out[3] <= WideOr3.DB_MAX_OUTPUT_PORT_TYPE
led_out[4] <= WideOr2.DB_MAX_OUTPUT_PORT_TYPE
led_out[5] <= WideOr1.DB_MAX_OUTPUT_PORT_TYPE
led_out[6] <= WideOr0.DB_MAX_OUTPUT_PORT_TYPE
led_out[7] <= Decoder2.DB_MAX_OUTPUT_PORT_TYPE
led_b[0] <= led_b[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[1] <= led_b[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[2] <= led_b[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[3] <= led_b[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[4] <= led_b[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[5] <= led_b[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[6] <= led_b[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_b[7] <= led_b[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|one|fp50HZ:inst11
clkin => qout[7].CLK
clkin => qout[6].CLK
clkin => qout[5].CLK
clkin => qout[4].CLK
clkin => qout[3].CLK
clkin => qout[2].CLK
clkin => qout[1].CLK
clkin => qout[0].CLK
clkin => clkout~reg0.CLK
clkout <= clkout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|one|latch_16:inst2
qo[0] <= qo[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[1] <= qo[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[2] <= qo[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[3] <= qo[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[4] <= qo[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[5] <= qo[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[6] <= qo[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[7] <= qo[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[8] <= qo[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[9] <= qo[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[10] <= qo[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[11] <= qo[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[12] <= qo[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[13] <= qo[13]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[14] <= qo[14]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[15] <= qo[15]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[16] <= qo[16]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[17] <= qo[17]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[18] <= qo[18]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[19] <= qo[19]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[20] <= qo[20]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[21] <= qo[21]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[22] <= qo[22]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[23] <= qo[23]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[24] <= qo[24]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[25] <= qo[25]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[26] <= qo[26]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qo[27] <= qo[27]~reg0.DB_MAX_OUTPUT_PORT_TYPE
din[0] => qo[0]~reg0.DATAIN
din[1] => qo[1]~reg0.DATAIN
din[2] => qo[2]~reg0.DATAIN
din[3] => qo[3]~reg0.DATAIN
din[4] => qo[4]~reg0.DATAIN
din[5] => qo[5]~reg0.DATAIN
din[6] => qo[6]~reg0.DATAIN
din[7] => qo[7]~reg0.DATAIN
din[8] => qo[8]~reg0.DATAIN
din[9] => qo[9]~reg0.DATAIN
din[10] => qo[10]~reg0.DATAIN
din[11] => qo[11]~reg0.DATAIN
din[12] => qo[12]~reg0.DATAIN
din[13] => qo[13]~reg0.DATAIN
din[14] => qo[14]~reg0.DATAIN
din[15] => qo[15]~reg0.DATAIN
din[16] => qo[16]~reg0.DATAIN
din[17] => qo[17]~reg0.DATAIN
din[18] => qo[18]~reg0.DATAIN
din[19] => qo[19]~reg0.DATAIN
din[20] => qo[20]~reg0.DATAIN
din[21] => qo[21]~reg0.DATAIN
din[22] => qo[22]~reg0.DATAIN
din[23] => qo[23]~reg0.DATAIN
din[24] => qo[24]~reg0.DATAIN
din[25] => qo[25]~reg0.DATAIN
din[26] => qo[26]~reg0.DATAIN
din[27] => qo[27]~reg0.DATAIN
load => qo[27]~reg0.CLK
load => qo[26]~reg0.CLK
load => qo[25]~reg0.CLK
load => qo[24]~reg0.CLK
load => qo[23]~reg0.CLK
load => qo[22]~reg0.CLK
load => qo[21]~reg0.CLK
load => qo[20]~reg0.CLK
load => qo[19]~reg0.CLK
load => qo[18]~reg0.CLK
load => qo[17]~reg0.CLK
load => qo[16]~reg0.CLK
load => qo[15]~reg0.CLK
load => qo[14]~reg0.CLK
load => qo[13]~reg0.CLK
load => qo[12]~reg0.CLK
load => qo[11]~reg0.CLK
load => qo[10]~reg0.CLK
load => qo[9]~reg0.CLK
load => qo[8]~reg0.CLK
load => qo[7]~reg0.CLK
load => qo[6]~reg0.CLK
load => qo[5]~reg0.CLK
load => qo[4]~reg0.CLK
load => qo[3]~reg0.CLK
load => qo[2]~reg0.CLK
load => qo[1]~reg0.CLK
load => qo[0]~reg0.CLK


|one|ctr:inst
clk => gz2[1]~reg0.CLK
clk => gz2[0]~reg0.CLK
clk => count_en~reg0.CLK
clk => load~reg0.CLK
clk => count_clr~0.IN1
rst => load~0.OUTPUTSELECT
rst => count_en~0.OUTPUTSELECT
k1 => Decoder0.IN0
k2 => Decoder0.IN1
k3 => Decoder0.IN2
count_en <= count_en~reg0.DB_MAX_OUTPUT_PORT_TYPE
count_clr <= count_clr~0.DB_MAX_OUTPUT_PORT_TYPE
load <= load~reg0.DB_MAX_OUTPUT_PORT_TYPE
gz2[0] <= gz2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
gz2[1] <= gz2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|one|fp50000000HZ:inst10
clkin => qout[31].CLK
clkin => qout[30].CLK
clkin => qout[29].CLK
clkin => qout[28].CLK
clkin => qout[27].CLK
clkin => qout[26].CLK
clkin => qout[25].CLK
clkin => qout[24].CLK
clkin => qout[23].CLK
clkin => qout[22].CLK
clkin => qout[21].CLK
clkin => qout[20].CLK
clkin => qout[19].CLK
clkin => qout[18].CLK
clkin => qout[17].CLK
clkin => qout[16].CLK
clkin => qout[15].CLK
clkin => qout[14].CLK
clkin => qout[13].CLK
clkin => qout[12].CLK
clkin => qout[11].CLK
clkin => qout[10].CLK
clkin => qout[9].CLK
clkin => qout[8].CLK
clkin => qout[7].CLK
clkin => qout[6].CLK
clkin => qout[5].CLK
clkin => qout[4].CLK
clkin => qout[3].CLK
clkin => qout[2].CLK
clkin => qout[1].CLK
clkin => qout[0].CLK
clkin => clkout~reg0.CLK
clkout <= clkout~reg0.DB_MAX_OUTPUT_PORT_TYPE


|one|count10:inst1
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst4
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst5
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst6
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst7
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst8
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR


|one|count10:inst9
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cout <= cout~0.DB_MAX_OUTPUT_PORT_TYPE
en => cout~0.IN1
en => out[0]~reg0.ENA
en => out[3]~reg0.ENA
en => out[2]~reg0.ENA
en => out[1]~reg0.ENA
clk => out[3]~reg0.CLK
clk => out[2]~reg0.CLK
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clr => out[3]~reg0.ACLR
clr => out[2]~reg0.ACLR
clr => out[1]~reg0.ACLR
clr => out[0]~reg0.ACLR