ndiff.v

来自「adc verilog 用verilog编写的sigma-delta adc例」· Verilog 代码 · 共 16 行

module NDIFF(diff,in,ckd,clk,rst0);
output	[16:0]	diff;
input	[16:0]	in;
input	ckd,clk,rst0;

reg	[16:0]	delay;

always @(posedge clk or negedge rst0)
	if(!rst0)
		delay[16:0]	<= 17'h00000;
	else if(ckd)
		delay[16:0]	<= in[16:0];

assign	diff[16:0]	= in[16:0] - delay[16:0];

endmodule