ninter.v

来自「adc verilog 用verilog编写的sigma-delta adc例」· Verilog 代码 · 共 18 行

module NINTER(sum,in,clk,rst0);
output	[21:0]	sum;
input	[21:0]	in;
input		clk;
input		rst0;

reg	[21:0]	sum_d;

always @(posedge clk or negedge rst0)
	if(!rst0)
		sum_d[21:0]	<= 22'h000000;
	else
		sum_d[21:0]	<= sum[21:0];

assign	sum[21:0]	= in[21:0] + sum_d[21:0];

endmodule