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verilog VSIP core,用verilog语言编写

VHDL/FPGA/Verilog 14 K 31 次下载 2014-12-06

资源详细信息

文件格式

RAR

文件大小

14 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2014-12-06 03:30

下载统计

31 次

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verilog VSIP core,用verilog语言编写 - 资源详细说明

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verilog VSIP core,用verilog语言编写 - 源码文件列表

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1

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2

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