4mux.v.bak

用VERILOG实现的秒表 用VERILOG实现的秒表

module 4mux(select,in1,in2,in3,in4,out)
  input[3:0] select;
  input[3:0] in1,in2,in3,in4;
  output[3:0] out;
  wire[3:0] out;

  case(select)
   4'b0001:out=in1;
   4'b0010:out=in2;
   4'b0100:out=in3;
   4'b1000:out=in4;
   default:out=in1;
  endcase
endmodule