logical_test.v

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module logical_test;
reg[3:0] a,b,c;
initial begin
  a=2;b=0;c=4'hx;
  $display(a&&b);
  $display(a||b);
  $display(!a);
  $display(a||c);
  $display(!c);
end
endmodule