my_carry.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 13 行

primitive my_carry(c_out,a,b,c_in);
output c_out;
input a,b,c_in;
  table
    //a b c_in    :     c_out
    0   0   ?     :     0;
    0   ?   0     :     0;
    ?   0   0     :     0;
    1   1   ?     :     1;
    1   ?   1     :     1;
    ?   1   1     :     1;
  endtable
endprimitive