mux4_1.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 31 行

primitive mux4_1(out,in1,in2,in3,in4,s1,s2);
output out;
input in1,in2,in3,in4,s1,s2;
  table
  // in1 in2 in3 in4 s1 s2     :     out
  0   ?   ?   ?   0   0        :     0;
  1   ?   ?   ?   0   0        :     1;
  ?   0   ?   ?   0   1        :     0;
  ?   1   ?   ?   0   1        :     1;
  ?   ?   0   ?   1   0        :     0;
  ?   ?   1   ?   1   0        :     1;
  ?   ?   ?   0   1   1        :     0;
  ?   ?   ?   1   1   1        :     1;
  endtable
endprimitive
module sl_test;
reg in1,in2,in3,in4,s1,s2;
wire out;
mux4_1 M1(out,in1,in2,in3,in4,s1,s2);
initial
  begin
    in1=0;in2=0;in3=0;in4=0;s1=0;s2=0;
    #10 in1=1;in2=1;in3=0;in4=1;s1=0;s2=0;
    #10 in1=0;in2=0;in3=0;in4=0;s1=0;s2=1;
    #10 in1=0;in2=1;in3=1;in4=0;s1=0;s2=1;
    #10 in1=1;in2=0;in3=1;in4=0;s1=1;s2=0;
    #10 in1=1;in2=0;in3=0;in4=1;s1=1;s2=0;
    #10 in1=0;in2=0;in3=0;in4=0;s1=1;s2=1;
    #10 in1=0;in2=0;in3=0;in4=0;s1=1;s2=1;
  end
endmodule